25G Ethernet Intel® FPGA IP Napomene o izdanju
Upute za korištenje

25G Ethernet Intel FPGA IP napomene o izdanju (Intel Agilex uređaji)

Intel® FPGA IP verzije odgovaraju verzijama softvera Intel Quartus® Prime Design Suite do v19.1. Počevši od verzije softvera Intel Quartus Prime Design Suite 19.2, Intel FPGA IP ima novu shemu određivanja verzija.
Broj verzije Intel FPGA IP (XYZ) može se promijeniti sa svakom verzijom softvera Intel Quartus Prime. Promjena u:

• X označava veliku reviziju IP-a. Ako ažurirate softver Intel Quartus Prime, morate ponovno generirati IP.
• Y označava da IP uključuje nove značajke. Ponovno generirajte svoj IP kako biste uključili ove nove značajke.
• Z označava da IP uključuje manje promjene. Ponovno generirajte svoj IP kako biste uključili ove promjene.

1.1. 25G Ethernet Intel FPGA IP v1.0.0
Tablica 1. v1.0.0 2022.09.26

Intel Quartus Prime verzija	Opis	Utjecaj
22.3	Dodana podrška za Intel Agilex™ F-tile obitelj uređaja. • Podržana je samo brzina od 25G. • 1588 Precision Time Protocol nije podržan.	—

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO
9001:2015
Registriran

25G Ethernet Intel FPGA IP napomene o izdanju (Intel Stratix 10 uređaji)

Ako napomena o izdanju nije dostupna za određenu IP verziju, IP nema promjena u toj verziji. Za informacije o izdanjima ažuriranja IP-a do v18.1, pogledajte Napomene o izdanju ažuriranja Intel Quartus Prime Design Suite.
Intel FPGA IP verzije odgovaraju verzijama softvera Intel Quartus Prime Design Suite do v19.1. Počevši od verzije softvera Intel Quartus Prime Design Suite 19.2, Intel
FPGA IP ima novu shemu upravljanja verzijama.
Broj verzije Intel FPGA IP (XYZ) može se promijeniti sa svakom verzijom softvera Intel Quartus Prime. Promjena u:

• X označava veliku reviziju IP-a. Ako ažurirate softver Intel Quartus Prime, morate ponovno generirati IP.
• Y označava da IP uključuje nove značajke. Ponovno generirajte svoj IP kako biste uključili ove nove značajke.
• Z označava da IP uključuje manje promjene. Ponovno generirajte svoj IP kako biste uključili ove promjene.

Povezane informacije

• Napomene o izdanju ažuriranja Intel Quartus Prime Design Suite
• 25G Ethernet Intel Stratix®10 FPGA IP Arhiva korisničkog vodiča
• 25G Ethernet Intel Stratix® 10 FPGA IP dizajn Example Arhiva korisničkog priručnika
• Pogreške za 25G Ethernet Intel FPGA IP u bazi znanja

2.1. 25G Ethernet Intel FPGA IP v19.4.1
Tablica 2. v19.4.1 2020.12.14

Intel Quartus Prime verzija	Opis	Utjecaj
20.4	Ažuriranje provjere duljine na VLAN okvirima: • U prethodnim verzijama 25G Ethernet Intel FPGA IP-a, pogreška prevelikog okvira javlja se kada su ispunjeni sljedeći uvjeti: 1. VLAN a. Detekcija VLAN-a je omogućena. b. IP šalje/prima okvire čija je duljina jednaka maksimalnoj duljini TX/RX okvira plus 1 do 4 okteta. 2. SVLAN a. SVLAN otkrivanje je omogućeno. b. IP šalje/prima okvire čija je duljina jednaka maksimalnoj duljini TX/RX okvira plus 1 do 8 okteta. • U ovoj verziji, IP je ažuriran kako bi ispravio ovo ponašanje.	—
	Ažurirano Avalon® memorijsko mapirano sučelje pristupa sučelju status_* kako bi se spriječilo Avalon memorijsko mapirano vremensko ograničenje tijekom čitanja na nepostojeće adrese: • U prethodnim verzijama 25G Ethernet Intel FPGA IP-a, Avalon memorijsko mapirano sučelje čita na nepostojeće adrese na status_* sučelju bi potvrdilo status_waitrequest sve dok Avalon memorijsko mapirani glavni zahtjev ne istekne. Problem je sada riješen tako da se zahtjev za čekanje ne zadržava kada se pristupi nepostojećoj adresi.	—
	RS-FEC omogućene varijante sada podržavaju 100% propusnost.	—

2.2. 25G Ethernet Intel FPGA IP v19.4.0
Tablica 3. v19.4.0 2019.12.16

Intel Quartus Prime verzija	Opis	Utjecaj
19.4	promjena ponašanja rx_am_lock: • U prethodnim verzijama 25G Ethernet Intel FPGA IP-a, signal rx_am_lock ponaša se isto kao i rx_block_lock u svim varijantama. • U ovoj verziji, za RSFEC omogućene varijante IP-a, rx_am_lock sada potvrđuje kada se postigne zaključavanje poravnanja. Za varijante koje nisu omogućene za RSFEC, rx_am_lock i dalje se ponaša isto kao rx_block_lock.	Signal sučelja, rx_am_lock, ponaša se drugačije od prethodnih verzija za RSFEC-omogućene varijante.
	Ažuriran RX MAC početak paketa: • U prethodnim verzijama, RX MAC provjerava samo znak START kako bi odredio početak paketa. • U ovoj verziji, RX MAC sada provjerava dolazne pakete za početak okvira za razdvajanje (SFD), uz znak START prema zadanim postavkama. • Ako je omogućen prolazni način preambule, MAC provjerava samo znak START kako bi omogućio prilagođenu preambulu.	—
	Dodan novi registar za omogućavanje provjere preambule: • U RX MAC registrima, registar na pomaku 0x50A [4] može se zapisati u 1 kako bi se omogućila provjera preambule. Ovaj registar je "ne zanima" kada je omogućen prolaz preambule.	—

2.3. 25G Ethernet Intel FPGA IP v19.3.0
Tablica 4. v19.3.0 2019.09.30

Intel Quartus Prime verzija	Opis	Utjecaj
19.3	Za varijantu MAC+PCS+PMA, naziv omotnog modula primopredajnika sada se dinamički generira. Time se sprječava neželjena kolizija modula ako se u sustavu koristi više instanci IP-a.	—

2.4. 25G Ethernet Intel FPGA IP v19.2.0
Tablica 5. v19.2.0 2019.07.01

Intel Quartus Prime verzija	Opis	Utjecaj
19.2	Dizajn Exampdatoteka za 25G Ethernet Intel FPGA IP: • Ažurirana opcija ciljnog razvojnog kompleta za Intel Stratix® 10 uređaje s Intel Stratix 10 L-Tile GX kompleta za razvoj integriteta signala primopredajnika na Intel Stratix 10 10 GX L-Tile integriteta signala (proizvodnja) Komplet za razvoj.	—

2.5. 25G Ethernet Intel FPGA IP v19.1
Tablica 6. v19.1 travanj 2019

Opis	Utjecaj
Dodana je nova značajka—prilagodljivi način rada za RX PMA adaptaciju: • Dodan je novi parametar—omogućite pokretanje automatske prilagodbe za RX PMA CTLE/DFE način.	Ove promjene nisu obavezne. Ako ne nadogradite svoju IP jezgru, ona nema ovu novu značajku.
Parametar Enable Altera Debug Master Endpoint (ADME) preimenovan je u Enable Native PHY Debug Master Endpoint (NPDME) u skladu s rebrendiranjem tvrtke Intel u softveru Intel Quartus Prime Pro Edition. Softver Intel Quartus Prime Standard Edition još uvijek koristi Enable Altera Debug Master Endpoint (ADME).	—

2.6. 25G Ethernet Intel FPGA IP v18.1
Tablica 7. Verzija 18.1 rujan 2018

Opis	Utjecaj
Dodana je nova značajka—izborni PMA: • Dodan je novi parametar—Core Variants.	Ove promjene nisu obavezne. Ako ne nadogradite svoju IP jezgru, ona nema te nove značajke.
• Dodan novi signal za 1588 Precision Time Protocol Interface—latency_sclk.
Dizajn Exampdatoteka za 25G Ethernet Intel FPGA IP: Preimenovana opcija ciljnog razvojnog kompleta za Intel Stratix 10 uređaje iz Stratix 10 GX FPGA razvojnog kompleta u Stratix 10 L-Tile GX komplet za razvoj integriteta signala primopredajnika.	—

Povezane informacije

• 25G Ethernet Intel Stratix 10 FPGA IP korisnički priručnik
• 25G Ethernet Intel Stratix 10 FPGA IP dizajn Example Korisnički priručnik
• Errata za 25G Ethernet IP jezgru u bazi znanja

2.7. 25G Ethernet Intel FPGA IP v18.0
Tablica 8. Verzija 18.0 svibanj 2018

Opis	Utjecaj
Prvo izdanje za Intel Stratix 10 uređaje.	—

2.8. 25G Ethernet Intel Stratix 10 FPGA IP Arhiva korisničkog priručnika
IP verzije su iste kao i verzije softvera Intel Quartus Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP jezgre imaju novu shemu određivanja IP verzija.
Ako verzija IP jezgre nije navedena, primjenjuje se korisnički priručnik za prethodnu verziju IP jezgre.

Intel Quartus Prime verzija	IP Core verzija	Upute za korištenje
20.3	19.4.0	25G Ethernet Intel Stratix 10 FPGA IP korisnički priručnik
20.1	19.4.0	25G Ethernet Intel Stratix 10 FPGA IP korisnički priručnik
19.4	19.4.0	25G Ethernet Intel Stratix 10 FPGA IP korisnički priručnik
19.3	19.3.0	25G Ethernet Intel Stratix 10 FPGA IP korisnički priručnik
19.2	19.2.0	25G Ethernet Intel Stratix 10 FPGA IP korisnički priručnik
19.1	19.1	25G Ethernet Intel Stratix 10 FPGA IP korisnički priručnik
18.1	18.1	25G Ethernet Intel Stratix 10 FPGA IP korisnički priručnik
18.0	18.0	25G Ethernet Intel Stratix 10 FPGA IP korisnički priručnik

2.9. 25G Ethernet Intel Stratix 10 FPGA IP dizajn Example Arhiva korisničkog priručnika
IP verzije su iste kao i verzije softvera Intel Quartus Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP jezgre imaju novu shemu određivanja IP verzija.
Ako verzija IP jezgre nije navedena, primjenjuje se korisnički priručnik za prethodnu verziju IP jezgre.

Intel Quartus Prime verzija	IP Core verzija	Upute za korištenje
19.1	19.1	25G Ethernet Intel Stratix 10 FPGA IP dizajn Example Korisnički priručnik
18.1	18.1	25G Ethernet Intel Stratix 10 FPGA IP dizajn Example Korisnički priručnik
18.0	18.0	25G Ethernet Intel Stratix 10 FPGA IP dizajn Example Korisnički priručnik

25G Ethernet Intel FPGA IP napomene o izdanju (Intel Arria 10 uređaji)

Ako napomena o izdanju nije dostupna za određenu IP verziju, IP nema promjena u toj verziji. Za informacije o izdanjima ažuriranja IP-a do v18.1, pogledajte Napomene o izdanju ažuriranja Intel Quartus Prime Design Suite.
Intel FPGA IP verzije odgovaraju verzijama softvera Intel Quartus Prime Design Suite do v19.1. Počevši od verzije softvera Intel Quartus Prime Design Suite 19.2, Intel FPGA IP ima novu shemu određivanja verzija.
Broj verzije Intel FPGA IP (XYZ) može se promijeniti sa svakom verzijom softvera Intel Quartus Prime. Promjena u:

• X označava veliku reviziju IP-a. Ako ažurirate softver Intel Quartus Prime, morate ponovno generirati IP.
• Y označava da IP uključuje nove značajke. Ponovno generirajte svoj IP kako biste uključili ove nove značajke.
• Z označava da IP uključuje manje promjene. Ponovno generirajte svoj IP kako biste uključili ove promjene.

Povezane informacije

• Napomene o izdanju ažuriranja Intel Quartus Prime Design Suite
• 25G Ethernet Intel Arria® 10 FPGA IP korisnički priručnik
• 25G Ethernet Intel Arria® 10 FPGA IP dizajn Example Korisnički priručnik
• Pogreške za 25G Ethernet Intel FPGA IP u bazi znanja

3.1. 25G Ethernet Intel FPGA IP v19.4.1
Tablica 9. v19.4.1 2020.12.14

Intel Quartus Osnovna verzija	Opis	Utjecaj
20.4	Ažuriranje provjere duljine na VLAN okvirima: • U prethodnim verzijama 25G Ethernet Intel FPGA IP-a, pogreška prevelikog okvira javlja se kada su ispunjeni sljedeći uvjeti: 1. VLAN a. Detekcija VLAN-a je omogućena. b. IP šalje/prima okvire čija je duljina jednaka maksimalnoj duljini TX/RX okvira plus 1 do 4 okteta. 2. SVLAN a. SVLAN otkrivanje je omogućeno. b. IP šalje/prima okvire čija je duljina jednaka maksimalnoj duljini TX/RX okvira plus 1 do 8 okteta. • U ovoj verziji, IP je ažuriran kako bi ispravio ovo ponašanje.	—
	Ažurirano je Avalon memorijsko mapirano sučelje za pristup sučelju status_* kako bi se spriječilo Avalon memorijsko mapirano vremensko ograničenje tijekom čitanja na nepostojeće adrese: • IP se ažurira da poništi zahtjev za čekanjem kada se pristupi nepostojećoj adresi na status_* sučelju.

3.2. 25G Ethernet Intel FPGA IP v19.4.0
Tablica 10. v19.4.0 2019.12.16

Intel Quartus Prime verzija	Opis	Utjecaj
19.4	promjena ponašanja rx_am_lock: • U prethodnim verzijama 25G Ethernet Intel FPGA IP-a, signal rx_am_lock ponaša se isto kao i rx_block_lock u svim varijantama. • U ovoj verziji, za RSFEC omogućene varijante IP-a, rx_am_lock sada potvrđuje kada se postigne zaključavanje poravnanja. Za varijante koje nisu omogućene za RSFEC, rx_am_lock i dalje se ponaša isto kao rx_block_lock.	Signal sučelja, rx_am_lock, ponaša se drugačije od prethodnih verzija za RSFEC-omogućene varijante.
	Ažuriran RX MAC početak paketa: • U prethodnim verzijama, RX MAC provjerava samo znak START kako bi odredio početak paketa. • U ovoj verziji, RX MAC sada provjerava dolazne pakete za početak okvira za razdvajanje (SFD), uz znak START prema zadanim postavkama. • Ako je omogućen prolazni način preambule, MAC provjerava samo znak START kako bi omogućio prilagođenu preambulu.	—
	Dodan novi registar za omogućavanje provjere preambule: • U RX MAC registrima, registar na pomaku 0x50A [4] može se zapisati u 1 kako bi se omogućila provjera preambule. Ovaj registar je "ne zanima" kada je omogućen prolaz preambule.	—

3.3. 25G Ethernet Intel FPGA IP v19.1
Tablica 11. v19.1 travanj 2019

Opis	Utjecaj
Parametar Enable Altera Debug Master Endpoint (ADME) preimenovan je u Enable Native PHY Debug Master Endpoint (NPDME) u skladu s rebrendiranjem tvrtke Intel u softveru Intel Quartus Prime Pro Edition. Softver Intel Quartus Prime Standard Edition još uvijek koristi Enable Altera Debug Master Endpoint (ADME).	—

3.4. 25G Ethernet IP Core v17.0
Tablica 12. Verzija 17.0 svibanj 2017

Opis	Utjecaj
Dodana značajka sjene za čitanje registara statistike. • U registrima statistike TX, zamijenjen registar CLEAR_TX_STATS na pomaku 0x845 s novim registrom CNTR_TX_CONFIG. Novi registar dodaje zahtjev u sjeni i bit brisanja pogreške pariteta bitu koji briše sve registre TX statistike. Dodan je novi registar CNTR_RX_STATUS na pomaku 0x846, koji uključuje bit greške pariteta i statusni bit za zahtjev u sjeni. • U registrima statistike RX, zamijenjen je registar CLEAR_RX_STATS na pomaku 0x945 s novim registrom CNTR_RX_CONFIG. Novi registar dodaje zahtjev u sjeni i bitu za brisanje pogreške pariteta koji briše sve registre TX statistike. Dodan je novi registar CNTR_TX_STATUS na pomaku 0x946, što uključuje bit greške pariteta i statusni bit za shadow zahtjev.	Nova značajka podržava poboljšanu pouzdanost očitavanja statističkih brojača. Da biste pročitali statistički brojač, prvo postavite bit zahtjeva za sjenčanje za taj skup registara (RX ili TX), a zatim pročitajte iz snimke registra. Očitane vrijednosti prestaju se povećavati dok je značajka sjene na snazi, ali temeljni brojači nastavljaju se povećavati. Nakon što poništite zahtjev, brojači nastavljaju sa svojim akumuliranim vrijednostima. Dodatno, nova polja registra uključuju status greške pariteta i brisanje bitova.
Modificirani RS-FEC format markera za usklađivanje u skladu sa sada finaliziranom klauzulom 108 IEEE 802.3by specifikacija. Ranije je značajka RS-FEC bila u skladu s 25G/50G konzorcijskim rasporedom 3, prije IEEE-a finalizacija specifikacije.	RX RS-FEC sada otkriva i zaključava i stare i nove markere poravnanja, ali TX RS-FEC generira samo novi format markera poravnanja IEEE.

Povezane informacije

• 25G Ethernet IP Core korisnički priručnik
• Errata za 25G Ethernet IP jezgru u bazi znanja

3.5. 25G Ethernet IP Core v16.1
Tablica 13. Verzija 16.1 Listopad 2016

Opis	Utjecaj
Prvo izdanje u Intel FPGA IP knjižnici.	—

Povezane informacije

• 25G Ethernet IP Core korisnički priručnik
• Errata za 25G Ethernet IP jezgru u bazi znanja

3.6. 25G Ethernet Intel Arria® 10 FPGA IP Arhiva korisničkog priručnika
IP verzije su iste kao i verzije softvera Intel Quartus Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP jezgre imaju novu shemu određivanja IP verzija.
Ako verzija IP jezgre nije navedena, primjenjuje se korisnički priručnik za prethodnu verziju IP jezgre.

Intel Quartus Prime verzija	IP verzija	Upute za korištenje
20.3	19.4.0	25G Ethernet Intel Arria® 10 FPGA IP korisnički priručnik
19.4	19.4.0	25G Ethernet Intel Arria 10 FPGA IP korisnički priručnik
17.0	17.0	25G Ethernet Intel Arria 10 FPGA IP korisnički priručnik

3.7. 25G Ethernet Intel Arria 10 FPGA IP dizajn Example Korisnik Arhiva vodiča
IP verzije su iste kao i verzije softvera Intel Quartus Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP jezgre imaju novu shemu određivanja IP verzija.
Ako verzija IP jezgre nije navedena, primjenjuje se korisnički priručnik za prethodnu verziju IP jezgre.

Intel Quartus Prime verzija	IP Core verzija	Upute za korištenje
16.1	16.1	25G Ethernet dizajn Example Korisnički priručnik

25G Ethernet Intel® FPGA IP Napomene o izdanju
Internetska inačica
Pošaljite povratne informacije
ID: 683067
Verzija: 2022.09.26

Dokumenti / Resursi

intel 25G Ethernet Intel FPGA IP [pdf] Korisnički priručnik 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP

Reference

• korisnički priručnik