intel 4G Turbo-V FPGA IP
O 4G Turbo-V Intel® FPGA IP
Kanalni kodovi s unaprijednim ispravljanjem pogrešaka (FEC) obično poboljšavaju energetsku učinkovitost bežičnih komunikacijskih sustava. Turbo kodovi su prikladni za 3G i 4G mobilne komunikacije (npr. u UMTS i LTE) i satelitske komunikacije. Turbo kodove možete koristiti u drugim aplikacijama koje zahtijevaju pouzdan prijenos informacija preko komunikacijskih veza ograničenih propusnošću ili latencijom u prisutnosti buke koja kvari podatke. 4G Turbo-V Intel® FPGA IP uključuje downlink i uplink akcelerator za vRAN i uključuje Turbo Intel FPGA IP. Akcelerator silazne veze dodaje zalihost podacima u obliku informacija o paritetu. Akcelerator uzlazne veze iskorištava redundanciju za ispravljanje razumnog broja grešaka kanala.
Povezane informacije
- Turbo Intel FPGA IP korisnički priručnik
- 3GPP TS 36.212 verzija 15.2.1 Izdanje 15
4G Turbo-V Intel FPGA IP značajke
Akcelerator silazne veze uključuje:
- Dodatak kodnog bloka cikličkog redundantnog koda (CRC).
- Turbo koder
- Turbo usklađivač brzine s:
- Interlever podblokova
- Sakupljač bitova
- Birač bitova
- Bit rezilica
Uplink akcelerator uključuje:
- Deinterleaver podblokova
- Turbo dekoder s CRC provjerom
Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.
Podrška za obitelj 4G Turbo-V Intel FPGA IP uređaja
Intel nudi sljedeće razine podrške za uređaje za Intel FPGA IP:
- Napredna podrška—IP je dostupan za simulaciju i kompilaciju za ovu obitelj uređaja. FPGA programiranje file Podrška za (.pof) nije dostupna za softver Quartus Prime Pro Stratix 10 Edition Beta i kao takvo se ne može jamčiti zatvaranje IP vremena. Vremenski modeli uključuju početne inženjerske procjene kašnjenja na temelju ranih informacija nakon rasporeda. Modeli vremena podložni su promjenama jer testiranje silicija poboljšava korelaciju između stvarnog silicija i modela vremena. Ovu IP jezgru možete koristiti za studije arhitekture sustava i iskorištenja resursa, simulaciju, pinout, procjene latencije sustava, osnovne vremenske procjene (proračun cjevovoda) i I/O strategiju prijenosa (širina putanje podataka, dubina praska, kompromisi I/O standarda ).
- Preliminarna podrška—Intel provjerava IP jezgru s preliminarnim vremenskim modelima za ovu obitelj uređaja. IP jezgra ispunjava sve funkcionalne zahtjeve, ali još uvijek može biti podvrgnuta vremenskoj analizi za obitelj uređaja. Možete ga koristiti u proizvodnim nacrtima uz oprez.
- Konačna podrška—Intel provjerava IP s konačnim vremenskim modelima za ovu obitelj uređaja. IP ispunjava sve funkcionalne i vremenske zahtjeve za obitelj uređaja. Možete ga koristiti u proizvodnim nacrtima.
Podrška obitelji 4G Turbo-V IP uređaja
| Obitelj uređaja | podrška |
| Intel Agilex™ | unaprijed |
| Intel Arria® 10 | Konačna |
| Intel Stratix® 10 | unaprijed |
| Druge obitelji uređaja | Bez podrške |
Informacije o izdanju za 4G Turbo-V Intel FPGA IP
Inačice Intel FPGA IP odgovaraju verzijama softvera Intel Quartus® Prime Design Suite do v19.1. Počevši od verzije softvera Intel Quartus Prime Design Suite 19.2, Intel FPGA IP ima novu shemu određivanja verzija. Broj verzije Intel FPGA IP (XYZ) može se promijeniti sa svakom verzijom softvera Intel Quartus Prime. Promjena u:
- X označava veliku reviziju IP-a. Ako ažurirate softver Intel Quartus Prime, morate ponovno generirati IP.
- Y označava da IP uključuje nove značajke. Ponovno generirajte svoj IP kako biste uključili ove nove značajke.
- Z označava da IP uključuje manje promjene. Ponovno generirajte svoj IP kako biste uključili ove promjene.
Informacije o izdanju 4G Turbo-V IP-a
| Artikal | Opis |
| Verzija | 1.0.0 |
| Datum izlaska | travnja 2020 |
4G Turbo-V performanse i iskorištenje resursa
Intel je generirao iskorištenje resursa i performanse sastavljanjem dizajna s Intel Quartus Prime softverom v19.1. Koristite samo ove približne rezultate za ranu procjenu FPGA resursa (npr. adaptivnih logičkih modula (ALM)) koje projekt zahtijeva. Ciljana frekvencija je 300 MHz.
Iskorištenost resursa akceleratora za downlink i maksimalna frekvencija za Intel Arria 10 uređaje
| Modul | fMAKS (MHz) | Milostinja | ALUTs | Registri | Memorija (bitovi) | RAM blokovi (M20K) | DSP blokovi |
| Downlink akcelerator | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| CRC prilog | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| Turbo koder | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| Podudaranje stopa | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Interlever podblokova | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| Sakupljač bitova | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| Birač bitova i rezač | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Korištenje resursa uzlaznog akceleratora i maksimalna frekvencija za Intel Arria 10 uređaje
| Modul | fMAKS (MHz) | Milostinja | Registri | Memorija (bitovi) | RAM blokovi (M20K) | DSP blokovi |
| Uplink akcelerator | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Deinterleaver podblokova | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| Turbo dekoder | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
Projektiranje s 4G Turbo-V Intel FPGA IP
4G Turbo-V struktura IP imenika
Morate ručno instalirati IP iz IP instalacijskog programa.
Struktura instalacijskog direktorija
Generiranje 4G Turbo-V IP-a
Možete generirati downlink ili uplink akcelerator. Za uplink akcelerator, zamijenite dl s ul u direktoriju ili file imena.
- Otvorite softver Intel Quartus Prime Pro.
- Odaberite File ➤ Čarobnjak za novi projekt.
- Pritisnite Dalje.
- Unesite naziv projekta dl_fec_wrapper_top i unesite lokaciju projekta.
- Odaberite uređaj Arria 10.
- Pritisnite Završi.
- Otvorite dl_fec_wrapper_top.qpf file dostupno u imeniku projekta Pojavljuje se čarobnjak za projekt.
- Na kartici Dizajner platforme:
- Napravite dl_fec_wrapper_top.ip file pomoću hardvera tcl file.
- Kliknite Generate HDL za generiranje dizajna files.
- Na kartici Generiraj kliknite Generiraj sustav testnog stola.
- Kliknite Dodaj sve za dodavanje sinteze files na projekt. The filesu u src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth.
- Postavite dl_fec_wrapper_top.v file kao entitet najviše razine.
- Pritisnite Pokreni kompilaciju za kompajliranje ovog projekta.
Simulacija 4G Turbo-V IP-a
Ovaj zadatak služi za simulaciju akceleratora silazne veze. Za simulaciju uplink akceleratora zamijenite dl s ul u svakom direktoriju ili file ime.
- Otvorite simulator ModelSim 10.6d FPGA Edition.
- Promijenite direktorij u src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor
- Promijenite QUARTUS_INSTALL_DIR u svoj Intel Quartus Prime direktorij u msim_setup.tcl file, koji se nalazi u direktoriju \sim\mentor
- Unesite naredbu do load_sim.tcl naredbu u prozor transkripta. Ova naredba generira biblioteku files te kompilira i simulira izvor files u msim_setup.tcl file. Test vektori su unutra filename_update.sv u direktoriju \sim.
The fileažuriranje imena File Struktura
- Odgovarajući test vektor filesu u sim\mentor\test_vectors
- Log.txt sadrži rezultat svakog testnog paketa.
- Za akcelerator silazne veze, encoder_pass_file.txt sadrži izvješće o prolaznosti svakog indeksa testnih paketa i kodera_file_error.txt sadrži izvješće o neuspjehu svakog indeksa testnih paketa.
- Za uzlazni akcelerator, Error_file.txt sadrži izvješće o neuspjehu svakog indeksa testnih paketa.
4G Turbo-V Intel FPGA IP funkcionalni opis
4G Turbo-V Intel FPGA IP sastoji se od akceleratora silazne veze i akceleratora uzlazne veze.
- 4G Turbo-V arhitektura na stranici 9
- 4G Turbo-V signali i sučelja na stranici 11
- 4G Turbo-V vremenski dijagrami na stranici 15
- 4G Turbo-V latencija i propusnost na stranici 18
4G Turbo-V arhitektura
4G Turbo-V Intel FPGA IP sastoji se od akceleratora silazne veze i akceleratora uzlazne veze.
4G Downlink Accelerator
4G Turbo akcelerator silazne veze sastoji se od CRC pričvrsnog bloka kodnog bloka i Turbo enkodera (Intel Turbo FPGA IP) i rate matchera. Ulazni podaci su 8-bitni, a izlazni 24-bitni. Uređaj za usklađivanje brzine sastoji se od tri interleavera podblokova, selektora bitova i kolektora bitova.
4G downlink akcelerator implementira CRC privitak kodnog bloka s 8-bitnim paralelnim CRC algoritmom izračuna. Ulaz u CRC blok privitka je širok 8 bita. U normalnom načinu rada, broj ulaza u CRC blok je k-24, gdje je k veličina bloka temeljena na indeksu veličine. Dodatna CRC sekvenca od 24 bita pridružuje se dolaznom kodnom bloku podataka u CRC bloku privitka i zatim prosljeđuje Turbo koderu. U CRC premosnom modu, broj ulaza je k veličine 8-bitne širine koji se prosljeđuje bloku Turbo kodera.
Turbo koder koristi paralelni ulančani konvolucijski kod. Konvolucijski koder kodira informacijski niz, a drugi konvolucijski koder kodira isprepletenu verziju informacijskog niza. Turbo koder ima dva sastavna konvolucijska kodera s 8 stanja i jedan interni interleaver Turbo koda. Za više informacija o Turbo koderu, pogledajte Turbo IP Core korisnički priručnik. Uređivač brzine usklađuje broj bitova u prijenosnom bloku s brojem bitova koje IP prenosi u toj dodjeli. Ulaz i izlaz mjerenja brzine su 24 bita. IP definira brzinu podudaranja za Turbo kodirane transportne kanale za svaki kodni blok. Uređivač brzine se sastoji od: prepletača podblokova, sakupljača bitova i selektora bitova. Akcelerator silazne veze postavlja podblok isprepleten za svaki izlazni tok iz Turbo kodiranja. Tokovi uključuju tok bitova poruke, tok bitova 1. pariteta i tok bitova 2. pariteta. Ulaz i izlaz isprepletenog podbloka široki su 24 bita. Sakupljač bitova kombinira tokove koji dolaze iz prepletača podblokova. Ovaj blok sadrži međuspremnike koji pohranjuju:
- Isprepletene poruke i bitovi za omogućavanje popunjavanja iz podbloka.
- U podbloku su isprepleteni bitovi parnosti i njihovi odgovarajući bitovi za popunjavanje.
Skupljač bitova
4G Channel Uplink Accelerator
4G Turbo uplink akcelerator sastoji se od podblokovnog deinterleavera i turbo dekodera (Intel Turbo FPGA IP).
Deinterleaver se sastoji od tri bloka u kojima su prva dva bloka simetrična, a treći blok je drugačiji.
Latencija signala spremnosti je 0.
Deinterleaver
Ako uključite premosni način za deinterleaver podblokova, IP čita podatke dok zapisuje podatke u memorijske blokove na uzastopnim lokacijama. IP čita podatke dok i kada zapisuje podatke bez ikakvog preplitanja. Broj ulaznih podataka u deinterleaver podblokova je K_π u premosnom načinu rada, a duljina izlaznih podataka je veličina k (k je veličina bloka koda temeljena na vrijednosti cb_size_index). Latencija izlaznih podataka deinterleavera podblokova ovisi o veličini ulaznog bloka K_π. IP čita podatke tek nakon što napišete K_π kodnu veličinu bloka ulaznih podataka. Stoga latencija izlaza također uključuje vrijeme pisanja. Latencija u izlaznim podacima prepletača podblokova je K_π+17. Turbo dekoder izračunava najvjerojatniji odaslani niz, na temelju sampmanje koje prima. Za detaljno objašnjenje pogledajte Turbo Core IP korisnički priručnik. Dekodiranje kodova za ispravljanje pogrešaka je usporedba vjerojatnosti za različite konvolucijske kodove. Turbo dekoder sastoji se od dva jednostruka soft-in soft-out (SISO) dekodera koji rade iterativno. Izlaz prvog (gornjeg dekodera) ulazi u drugi kako bi se formirala iteracija Turbo dekodiranja. Interleaver i deinterleaver blokiraju redoslijed podataka u ovom procesu.
Povezane informacije
Turbo IP Core korisnički priručnik
4G Turbo-V signali i sučelja
Downlink Accelerator
Signali akceleratora silazne veze
| Naziv signala | Smjer | Bitova širina | Opis |
| clk | Ulazni | 1 | Ulaz takta od 300 MHz. Svi signali Turbo-V IP sučelja sinkronizirani su s ovim satom. |
| reset_n | Ulazni | 1 | Resetira unutarnju logiku cijelog IP-a. |
| sudoper_važeći | Ulazni | 1 | Potvrđuje se kada su podaci na sink_data valjani. Kada se sink_valid ne potvrdi, IP se prekida s obradom dok se sink_valid ponovno ne potvrdi. |
| sink_podaci | Ulazni | 8 | Obično nosi većinu informacija koje se prenose. |
| sudoper_sop | Ulazni | 1 | Označava početak dolaznog paketa |
| sudoper_eop | Ulazni | 1 | Označava kraj dolaznog paketa |
| sudoper_spreman | Izlaz | 1 | Označava kada IP može prihvatiti podatke |
| Sink_error | Ulazni | 2 | Dvobitna maska za označavanje grešaka koje utječu na podatke prenesene u trenutnom ciklusu. |
| Crc_enable | Ulazni | 1 | Omogućuje CRC blok |
| Cb_indeks_veličine | Ulazni | 8 | Veličina bloka ulaznog koda K |
| sink_rm_out_size | Ulazni | 20 | Veličina izlaznog bloka usklađivača brzine, koja odgovara E. |
| blokovi_koda_poniranja | Ulazni | 15 | Veličina mekog međuspremnika za trenutni blok koda Ncb |
| sudoper_rv_idx | Ulazni | 2 | Indeks verzije redundantnosti (0,1,2 ili 3) |
| sudoper_rm_obilaznica | Ulazni | 1 | Omogućuje način premosnice u uređaju za usklađivanje brzine |
| nastavci za punjenje sudopera | Ulazni | 6 | Broj bitova za popunjavanje koje IP umeće u odašiljač kada IP izvodi segmentaciju bloka koda. |
| izvor_važeći | Izlaz | 1 | Potvrđuje IP kada postoje valjani podaci za izlaz. |
| nastavak… | |||
| Naziv signala | Smjer | Bitova širina | Opis |
| izvorni_podaci | Izlaz | 24 | Nosi najveći dio prenesenih informacija. Ove informacije su dostupne tamo gdje se tvrdi da su valjane. |
| izvor_sop | Izlaz | 1 | Označava početak paketa. |
| izvor_eop | Izlaz | 1 | Označava kraj paketa. |
| izvor_spreman | Ulazni | 1 | Prijem podataka valjan je ako se potvrdi signal spremnosti. |
| pogreška_izvora | Izlaz | 2 | Signal pogreške širi se iz Turbo Encodera koji ukazuje na kršenja Avalon-ST protokola na strani izvora
• 00: Nema greške • 01: Nedostaje početak paketa • 10: Nedostaje kraj paketa • 11: Neočekivani kraj paketa Druge vrste pogrešaka također mogu biti označene kao 11. |
| Source_blk_size | Izlaz | 13 | Veličina bloka izlaznog koda K |
Sučelja uplink akceleratora
Signali uzlaznog akceleratora
| Signal | Smjer | Bitova širina | Opis |
| clk | Ulazni | 1 | Ulaz takta od 300 MHz. Svi signali Turbo-V IP sučelja sinkronizirani su s ovim satom. |
| reset_n | Ulazni | 1 | Resetiranje ulaznog signala sata |
| sudoper_važeći | Ulazni | 1 | Avalon streaming unos valjan |
| sink_podaci | Ulazni | 24 | Avalon streaming ulazni podaci |
| sudoper_sop | Ulazni | 1 | Avalon streaming ulaz početak paketa |
| sudoper_eop | Ulazni | 1 | Avalon streaming ulaz kraj paketa |
| nastavak… | |||
| Signal | Smjer | Bitova širina | Opis |
| sudoper_spreman | Ulazni | 1 | Avalon streaming ulaz spreman |
| conf_važeći | Ulazni | 1 | Važeća ulazna konfiguracija |
| cb_indeks_veličine | Ulazni | 8 | Indeks ponavljanja veličine bloka |
| max_iteracija | Ulazni | 5 | Maksimalna iteracija |
| rm_obilaznica | Ulazni | 1 | Omogućuje način premosnice |
| sel_CRC24A | Ulazni | 1 | Određuje vrstu CRC-a koji vam je potreban za trenutni blok podataka:
• 0: CRC24A • 1: CRC24B |
| konf_spreman | Ulazni | 1 | Ulazni konfiguracijski vod spreman |
| izvor_važeći | Izlaz | 1 | Avalon streaming izlaz valjan |
| izvorni_podaci | Izlaz | 16 | Avalon strujanje izlaznih podataka |
| izvor_sop | Izlaz | 1 | Avalon streaming izlaz početak paketa |
| izvor_eop | Izlaz | 1 | Avalon streaming izlaz kraj paketa |
| pogreška_izvora | Izlaz | 2 | Signal pogreške koji ukazuje na kršenja protokola strujanja Avalona na strani izvora:
• 00: Nema greške • 01: Nedostaje početak paketa • 10: Nedostaje kraj paketa • 11: Neočekivani kraj paketa Druge vrste pogrešaka također mogu biti označene kao 11. |
| izvor_spreman | Izlaz | 1 | Avalon streaming izlaz spreman |
| CRC_tip | Izlaz | 1 | Označava vrstu CRC-a koji je korišten za trenutni blok podataka:
• 0: CRC24A • 1: CRC24B |
| izvorna_veličina_blk | Izlaz | 13 | Određuje veličinu odlaznog bloka |
| CRC_pass | Izlaz | 1 | Pokazuje je li CRC bio uspješan:
• 0: Neuspjeh • 1: Prolaz |
| izvor_iter | Izlaz | 5 | Prikazuje broj poluiteracija nakon kojih Turbo dekoder prestaje obrađivati trenutni blok podataka. |
Avalon Streaming sučelja u DSP Intel FPGA IP
Avalon streaming sučelja definiraju standardni, fleksibilni i modularni protokol za prijenos podataka od izvornog sučelja do sink sučelja. Ulazno sučelje je Avalon streaming sink, a izlazno sučelje je Avalon streaming izvor. Avalon streaming sučelje podržava prijenos paketa s isprepletenim paketima na više kanala. Signali sučelja strujanja Avalona mogu opisati tradicionalna sučelja strujanja koja podržavaju jedan tok podataka bez znanja o kanalima ili granicama paketa. Takva sučelja obično sadrže podatke, spremne i važeće signale. Avalon streaming sučelja također mogu podržati složenije protokole za rafalne i paketne prijenose s paketima isprepletenim na više kanala. Avalon streaming sučelje inherentno sinkronizira višekanalne dizajne, što vam omogućuje postizanje učinkovitih, vremenski višestrukih implementacija bez potrebe za implementacijom složene upravljačke logike. Avalon streaming sučelja podržavaju povratni pritisak, što je mehanizam kontrole protoka gdje sink može signalizirati izvoru da prestane slati podatke. Odvodnik obično koristi povratni pritisak da zaustavi protok podataka kada su njegovi FIFO međuspremnici puni ili kada ima zagušenja na izlazu.
Povezane informacije
Specifikacije Avalon sučelja
4G Turbo-V vremenski dijagrami
Vremenski dijagram za logiku pisanja s kodnim blokom 40
IP:
- Smješta nultih 20 bitova u stupce od 0 do 19 i zapisuje bitove podataka iz stupca 20.
- Zapisuje svih 44 bita u memoriju u 6 ciklusa takta.
- Zapisuje bitove završetka rešetke u stupce 28 do 31.
- Povećava adresu pisanja za svaki red.
- Generira signal za omogućavanje pisanja za 8 pojedinačnih RAM-a odjednom.
IP ne upisuje bitove za popunjavanje u RAM. Umjesto toga, IP ostavlja držač mjesta za bitove filtera u RAM-u i ubacuje NULL bitove u izlaz tijekom procesa čitanja. Prvo upisivanje počinje od stupca 20.
Vremenski dijagram za logiku čitanja s kodnim blokom 40
Za svako čitanje, vidite 8 bita u jednom taktu, ali samo su dva bita važeća. IP zapisuje ova dva bita u registar posmaka. Kada IP formira 8 bitova, šalje ih izlaznom sučelju.
Vremenski dijagram za logiku pisanja s kodnim blokom 6144
Bitovi za popunjavanje su od stupca 0 do 27, a bitovi podataka su od stupca 28. IP:
- Zapisuje svih 6,148 bita u memoriju u 769 ciklusa takta.
- Zapisuje bitove završetka rešetke u stupce 28 do 31.
- Povećava adresu pisanja za svaki red.
- Generira signal za omogućavanje pisanja generiran za 8 pojedinačnih RAM-a odjednom.
IP ne upisuje bitove za popunjavanje u RAM. Umjesto toga, IP ostavlja držač mjesta za bitove filtera u RAM-u i ubacuje NULL bitove u izlaz tijekom procesa čitanja. Prvo upisivanje počinje od stupca 28.
Vremenski dijagram za logiku čitanja s kodnim blokom 6144
Na strani čitanja, svako čitanje daje 8 bita. Dok je čitao 193. red, IP je pročitao 8 bita, ali samo je jedan bit važeći. IP formira osam bitova s registrima posmaka i šalje ih čitanjem iz sljedećeg stupca.
Ulazni vremenski dijagram
Izlazni vremenski dijagram
4G Turbo-V latencija i propusnost
Latencija se mjeri između ulaznog prvog paketa SOP do izlaznog prvog paketa SOP. Vrijeme obrade se mjeri između ulaznog prvog paketa SOP do izlaznog posljednjeg paketa EOP.
Downlink akcelerator
Propusnost je brzina kojom IP može pumpati ulaz u akcelerator silazne veze dok je spreman.
Latencija, vrijeme obrade i propusnost akceleratora silazne veze
S maksimalnom veličinom K od 6,144 i E veličinom od 11,522. Vrijeme obrade izmjereno za 13 blokova koda. Radni takt je 300 MHz.
| K | E | Latencija | Vrijeme obrade | Ulazna propusnost | ||
| (ciklusi) | (nas) | (ciklusi) | (nas) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Kašnjenje i izračun vremena obrade
- Slika prikazuje postupak za izračunavanje latencije, vremena obrade i propusnosti.
K Veličina naspram latencije
K Veličina naspram latencije
- k=40 do 1408
Kašnjenje uzlaznog akceleratora i vrijeme obrade
- S maksimalnim brojem ponavljanja = 6. Takt je 300 MHz.
K E Latencija Vrijeme obrade (ciklusi) (nas) (ciklusi) (nas) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Kašnjenje uzlaznog akceleratora i vrijeme obrade
- S maksimalnim brojem ponavljanja = 8
| K | E | Latencija | Vrijeme obrade | ||
| (ciklusi) | (nas) | (ciklusi) | (nas) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| nastavak… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
Veličina K u odnosu na kašnjenje
- Za max_iter=6
Slika 19. Veličina K u odnosu na vrijeme obrade
- Za max_iter=6
Veličina K u odnosu na kašnjenje
- Za max_iter=8
Veličina K u odnosu na vrijeme obrade
- Za max_iter=8
Povijest revizija dokumenta za 4G Turbo-V Intel FPGA IP korisnički priručnik
| Datum | IP verzija | Inačica softvera Intel Quartus Prime | Promjene |
| 2020.11.18 | 1.0.0 | 20.1 | Uklonjen stol u 4G Turbo-V performanse i iskorištenje resursa |
| 2020.06.02 | 1.0.0 | 20.1 | Početno izdanje. |
Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.
Dokumenti / Resursi
 |
intel 4G Turbo-V FPGA IP [pdf] Korisnički priručnik 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
