GPIO Intel® FPGA IP korisnički priručnik

---

Uređaji Intel® Arria® 10 i Intel® Cyclone® 10 GX

Ažurirano za Intel® Quartus® Prime Design Suite: 21.2
IP verzija: 20.0.0

Internetska inačica                                                               ID: 683136
Pošaljite povratne informacije             ug-altera_gpio            Verzija: 2021.07.15

---

GPIO Intel® FPGA IP jezgra podržava značajke i komponente opće namjene I/O (GPIO). Možete koristiti GPIO u općim aplikacijama koje nisu specifične za primopredajnike, memorijska sučelja ili LVDS.

GPIO IP jezgra dostupna je samo za uređaje Intel Arria® 10 i Intel Cyclone® 10 GX. Ako migrirate dizajne sa Stratix® V, Arria V ili Cyclone V uređaja, morate migrirati ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ili ALTIOBUF IP jezgre.

Povezane informacije

• Tijek IP migracije za uređaje Arria V, Cyclone V i Stratix V na stranici 22
• Vodiči za implementaciju Intel Stratix 10 I/O
  Omogućuje osnovni korisnički vodič za GPIOIP za Intel Stratix 10 uređaje.
• Uvod u Intel FPGA IP jezgre
  Pruža opće informacije o svim Intel FPGA IP jezgrama, uključujući parametriranje, generiranje, nadogradnju i simulaciju IP jezgri.
• Stvaranje IP i Qsys simulacijskih skripti neovisnih o verziji
  Izradite simulacijske skripte koje ne zahtijevaju ručna ažuriranja za nadogradnju softvera ili IP verzije.
• Najbolje prakse upravljanja projektima
  Smjernice za učinkovito upravljanje i prenosivost vašeg projekta i IP-a files.
• GPIO Intel FPGA IP Arhiva korisničkog vodiča na stranici 24
  Pruža popis korisničkih vodiča za prethodne verzije GPIO IP jezgre.
• I/O dvostruke brzine prijenosa podataka (ALTDDIO_IN, ALTDDIO_OUT i ALTDDIO_BIDIR) Korisnički vodič za IP jezgre
• I/O međuspremnik (ALTIOBUF) IP Core korisnički priručnik

Informacije o izdanju za GPIO Intel FPGA IP

Inačice Intel FPGA IP odgovaraju verzijama softvera Intel Quartus® Prime Design Suite do v19.1. Počevši od verzije softvera Intel Quartus Prime Design Suite 19.2, Intel FPGA IP ima novu shemu određivanja verzija.

---

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

ISO 9001:2015 Registriran

Broj verzije Intel FPGA IP (XYZ) može se promijeniti sa svakom verzijom softvera Intel Quartus Prime. Promjena u:

• X označava veliku reviziju IP-a. Ako ažurirate softver Intel Quartus Prime, morate ponovno generirati IP.
• Y označava da IP uključuje nove značajke. Ponovno generirajte svoj IP kako biste uključili ove nove značajke.
• Z označava da IP uključuje manje promjene. Ponovno generirajte svoj IP kako biste uključili ove promjene.

Tablica 1. Informacije o trenutnom izdanju GPIO Intel FPGA IP Core

Artikal	Opis
IP verzija	20.0.0
Intel Quartus Prime verzija	21.2
Datum izlaska	2021.06.23

GPIO Intel FPGA IP značajke

GPIO IP jezgra uključuje značajke za podršku I/O blokova uređaja. Možete koristiti uređivač parametara Intel Quartus Prime za konfiguraciju GPIO IP jezgre.

GPIO IP jezgra pruža ove komponente:

• Double data input/output (DDIO)—digitalna komponenta koja udvostručuje ili prepolovljuje brzinu prijenosa podataka komunikacijskog kanala.
• Lanci odgode—konfigurirajte lance odgode za izvođenje određene odgode i pomoć u I/O zatvaranju vremena.
• I/O međuspremnici—spojite jastučiće na FPGA.

GPIO Intel FPGA IP podatkovni putovi

Slika 1. Visoka razina View jednostranog GPIO-a

Tablica 2. Načini staze podataka GPIO IP Core

Put podataka	Način registracije
	Zaobići	Jednostavan registar	DDR I/O
			Puna stopa	Polovična stopa
Ulazni	Podaci idu od elementa kašnjenja do jezgre, zaobilazeći sve ulaze/izlaze dvostruke brzine prijenosa podataka (DDIO).	DDIO s punom brzinom radi kao jednostavan registar, zaobilazeći DDIO s pola brzine. Postavljač bira hoće li upakirati registar u I/O ili implementirati registar u jezgru, ovisno o području i vremenskim kompromisima.	DDIO s punom brzinom radi kao obični DDIO, zaobilazeći DDIO s pola brzine.	DDIO s punom brzinom radi kao obični DDIO. DDIO-ovi polovične brzine pretvaraju podatke pune brzine u podatke polovične brzine.
Izlaz	Podaci idu od jezgre ravno do elementa kašnjenja, zaobilazeći sve DDIO-ove.	DDIO s punom brzinom radi kao jednostavan registar, zaobilazeći DDIO s pola brzine. Postavljač bira hoće li upakirati registar u I/O ili implementirati registar u jezgru, ovisno o području i vremenskim kompromisima.	DDIO s punom brzinom radi kao obični DDIO, zaobilazeći DDIO s pola brzine.	DDIO s punom brzinom radi kao obični DDIO. DDIO-ovi polovične brzine pretvaraju podatke pune brzine u podatke polovične brzine.
Dvosmjerno	Izlazni međuspremnik pokreće i izlazni pin i ulazni međuspremnik.	DDIO s punom brzinom radi kao jednostavan registar. Izlazni međuspremnik pokreće i izlazni pin i ulazni međuspremnik.	DDIO s punom brzinom radi kao obični DDIO. Izlazni međuspremnik pokreće i izlazni pin i ulazni međuspremnik. Ulazni međuspremnik pokreće skup od tri flip-flopa.	DDIO s punom brzinom radi kao obični DDIO. DDIO-ovi s pola brzine pretvaraju podatke pune brzine u podatke s pola brzine. Izlazni međuspremnik pokreće i izlazni pin i ulazni međuspremnik. Ulazni međuspremnik pokreće skup od tri flip-flopa.

Ako koristite asinkrone jasne i unaprijed postavljene signale, svi DDIO-ovi dijele te iste signale.

DDIO-ovi s pola brzine i punom brzinom spajaju se na zasebne satove. Kada koristite DDIO s pola brzine i punom brzinom, takt pune brzine mora raditi na dvostrukoj frekvenciji od polovine brzine. Možete koristiti različite odnose faza kako biste ispunili zahtjeve vremena.

Povezane informacije
Visoki i niski bitovi ulazne i izlazne sabirnice na stranici 12

Ulazni put

Podloga šalje podatke u ulazni međuspremnik, a ulazni međuspremnik hrani element kašnjenja. Nakon što podaci odu na izlaz elementa kašnjenja, programabilni premosni multiplekseri odabiru značajke i putove za korištenje. Svaki ulazni put sadrži dva stagDDIO-ova, koji su s punom i polucijenom.

Slika 2. Pojednostavljeno View jednostranog GPIO ulaznog puta

1. Podloga prima podatke.
2. DDIO IN (1) hvata podatke o uzlaznim i silaznim rubovima ck_fr i šalje podatke, signale (A) i (B) u sljedećoj slici valnog oblika, jednom brzinom prijenosa podataka.
3. DDIO IN (2) i DDIO IN (3) prepolovljuju brzinu prijenosa podataka.
4. dout[3:0] predstavlja podatke kao sabirnicu s pola brzine.

Slika 3. Valni oblik ulaznog puta u DDIO načinu rada s pretvorbom pola brzine

Na ovoj slici podaci prelaze s punog takta pri dvostrukoj brzini prijenosa podataka na takt polovične brzine pri jednostrukoj brzini prijenosa podataka. Brzina prijenosa podataka dijeli se s četiri i veličina sabirnice se povećava u istom omjeru. Ukupna propusnost kroz GPIO IP jezgru ostaje nepromijenjena.

Stvarni vremenski odnos između različitih signala može varirati ovisno o specifičnom dizajnu, kašnjenjima i fazama koje odaberete za taktove pune i pola brzine.

Napomena: GPIO IP jezgra ne podržava dinamičku kalibraciju dvosmjernih pinova. Za aplikacije koje zahtijevaju dinamičku kalibraciju dvosmjernih pinova, pogledajte povezane informacije.

Povezane informacije

• PHY Lite za paralelna sučelja Intel FPGA IP Core korisnički vodič: Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX uređaji
  Pruža više informacija za aplikacije koje zahtijevaju dinamički OCT za dvosmjerne pinove.
• Izlaz i staze za omogućavanje izlaza na stranici 7

Izlaz i staze za omogućavanje izlaza

Element izlazne odgode šalje podatke u podlogu kroz izlazni međuspremnik.

Svaki izlazni put sadrži dva stagDDIO-ova, koji su s pola i punom stopom.

Slika 4. Pojednostavljeno View jednostranog GPIO izlaznog puta

Slika 5. Valni oblik izlaznog puta u DDIO načinu rada s pretvorbom pola brzine

Slika 6. Pojednostavljeno View puta za omogućavanje izlaza

Razlika između izlaznog puta i izlaznog puta omogućavanja (OE) je u tome što OE put ne sadrži DDIO pune brzine. Za podršku implementacijama pakiranog registra u OE stazi, jednostavni registar radi kao DDIO pune brzine. Iz istog razloga prisutan je samo jedan DDIO s pola brzine.

Put OE radi u sljedeća tri osnovna načina:

• Premosnica—jezgra šalje podatke izravno elementu kašnjenja, zaobilazeći sve DDIO-ove.
• Packed Register—zaobilazi DDIO s pola brzine.
• SDR izlaz pri pola brzine — DDIO-ovi s pola brzine pretvaraju podatke iz pune brzine u pola brzine.

Napomena: GPIO IP jezgra ne podržava dinamičku kalibraciju dvosmjernih pinova. Za aplikacije koje zahtijevaju dinamičku kalibraciju dvosmjernih pinova, pogledajte povezane informacije.

Povezane informacije

• PHY Lite za paralelna sučelja Intel FPGA IP Core korisnički vodič: Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX uređaji
  Pruža više informacija za aplikacije koje zahtijevaju dinamički OCT za dvosmjerne pinove.
• Ulazni put na stranici 5

GPIO Intel FPGA IP signali sučelja

Ovisno o postavkama parametara koje navedete, različiti signali sučelja dostupni su za GPIO IP jezgru.

Slika 7. GPIO IP Core sučelja

Slika 8. Signali GPIO sučelja

Tablica 3. Signali sučelja pločice

Sučelje podloge je fizička veza između GPIO IP jezgre i podloge. Ovo sučelje može biti ulazno, izlazno ili dvosmjerno sučelje, ovisno o konfiguraciji IP jezgre. U ovoj tablici, SIZE je širina podataka navedena u uređivaču IP jezgri parametra.

Naziv signala	Smjer	Opis
jastučić_in[SIZE-1:0]	Ulazni	Ulazni signal s podloge.
podloga_u_b[SIZE-1:0]	Ulazni	Negativni čvor diferencijalnog ulaznog signala s podloge. Ovaj priključak je dostupan ako uključite Koristite diferencijalni međuspremnik opcija.
pad_out[SIZE-1:0]	Izlaz	Izlazni signal na pad.
pad_out_b[SIZE-1:0]	Izlaz	Negativni čvor diferencijalnog izlaznog signala na podlogu. Ovaj priključak je dostupan ako uključite Koristite diferencijalni međuspremnik opcija.
pad_io[SIZE-1:0]	Dvosmjerno	Dvosmjerna signalna veza s podlogom.
pad_io_b[SIZE-1:0]	Dvosmjerno	Negativni čvor veze diferencijalnog dvosmjernog signala s podlogom. Ovaj priključak je dostupan ako uključite Koristite diferencijalni međuspremnik opcija.

Tablica 4. Signali podatkovnog sučelja

Podatkovno sučelje je ulazno ili izlazno sučelje od GPIO IP jezgre do FPGA jezgre. U ovoj tablici, SIZE je širina podataka navedena u uređivaču IP jezgri parametra.

Naziv signala	Smjer	Opis
din[DATA_SIZE-1:0]	Ulazni	Unos podataka iz FPGA jezgre u izlaznom ili dvosmjernom načinu rada. DATA_SIZE ovisi o načinu registracije: Premosnica ili jednostavni registar—DATA_SIZE = SIZE DDIO bez logike pola brzine—DATA_SIZE = 2 × SIZE DDIO s logikom pola brzine—DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	Izlaz	Izlaz podataka u FPGA jezgru u ulaznom ili dvosmjernom načinu rada, DATA_SIZE ovisi o načinu registracije: Premosnica ili jednostavni registar—DATA_SIZE = SIZE DDIO bez logike pola brzine—DATA_SIZE = 2 × SIZE DDIO s logikom pola brzine—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Ulazni	OE ulaz iz FPGA jezgre u izlaznom modu sa Omogući ulaz za omogućivanje izlaza uključen ili dvosmjerni način rada. OE je aktivan visok. Prilikom prijenosa podataka, postavite ovaj signal na 1. Kada primate podatke, postavite ovaj signal na 0. OE_SIZE ovisi o načinu registra: Premosnica ili jednostavni registar—DATA_SIZE = SIZE DDIO bez logike pola brzine—DATA_SIZE = SIZE DDIO s logikom pola brzine—DATA_SIZE = 2 × SIZE

Tablica 5. Signali sučelja sata

Sučelje sata je sučelje ulaznog sata. Sastoji se od različitih signala, ovisno o konfiguraciji. GPIO IP jezgra može imati nula, jedan, dva ili četiri ulaza takta. Priključci sata izgledaju različito u različitim konfiguracijama kako bi odražavali stvarnu funkciju koju obavlja signal sata.

Naziv signala	Smjer	Opis
ck	Ulazni	U ulaznim i izlaznim stazama ovaj takt hrani upakirani registar ili DDIO ako ga isključite Half Rate logika parametar. U dvosmjernom načinu rada, ovaj sat je jedinstveni sat za ulazne i izlazne staze ako isključite Odvojeni ulazno/izlazni satovi parametar.
ck_fr	Ulazni	U ulaznim i izlaznim putovima, ovi satovi napajaju DDIO-ove pune i polubrzine ako uključite Half Rate logika parametar. U dvosmjernom načinu rada, ulazni i izlazni putovi koriste ove satove ako isključite Odvojeni ulazno/izlazni satovi parametar.
ck_hr
ck_in	Ulazni	U dvosmjernom načinu rada ovi taktovi unose upakirani registar ili DDIO u ulazne i izlazne staze ako navedete obje ove postavke: Isključite Half Rate logika parametar. Uključite Odvojeni ulazno/izlazni satovi parametar.
ck_out
ck_fr_in	Ulazni	U dvosmjernom načinu rada ovi taktovi unose DDIOS pune i polubrzine u ulazne i izlazne staze ako navedete obje ove postavke Uključite Half Rate logika parametar. Uključite Odvojeni ulazno/izlazni satovi parametar. Na primjerample, ck_fr_out hrani DDIO pune brzine u izlaznom putu.
ck_fr_out
ck_hr_in
ck_hr_out
most	Ulazni	Uključivanje sata.

Tablica 6. Signali sučelja završetka

Terminacijsko sučelje povezuje GPIO IP jezgru s I/O međuspremnicima.

Naziv signala	Smjer	Opis
kontrola prekida serije	Ulazni	Unos iz bloka kontrole završetka (OCT) u međuspremnike. Postavlja vrijednost impedancije međuspremnika.
parallelterminationcontrol	Ulazni	Unos iz bloka kontrole završetka (OCT) u međuspremnike. Postavlja vrijednost paralelne impedancije međuspremnika.

Tablica 7. Resetiranje signala sučelja

Sučelje za resetiranje povezuje GPIO IP jezgru s DDIO-ima.

Naziv signala	Smjer	Opis
sclr	Ulazni	Sinkroni jasni unos. Nije dostupno ako omogućite sset.
aclr	Ulazni	Asinkroni čisti unos. Aktivno visoko. Nije dostupno ako omogućite sredstvo.
aset	Ulazni	Asinkroni skup ulaza. Aktivno visoko. Nije dostupno ako omogućite aclr.
set	Ulazni	Unos sinkronog skupa. Nije dostupno ako omogućite sclr.

Povezane informacije
Visoki i niski bitovi ulazne i izlazne sabirnice na stranici 12

Zajednički signali

• Ulazni, izlazni i OE putovi dijele iste jasne i unaprijed postavljene signale.
• Izlazni i OE put dijele iste taktne signale.

Redoslijed bitova podataka za podatkovno sučelje

Slika 9. Konvencija o poretku bitova podataka

Ova slika prikazuje konvenciju redoslijeda bitova za podatkovne signale din, dout i oe.

• Ako je vrijednost veličine sabirnice podataka SIZE, LSB je na krajnjem desnom položaju.
• Ako je vrijednost veličine sabirnice podataka 2 × SIZE, sabirnica se sastoji od dvije riječi od SIZE.
• Ako je vrijednost veličine sabirnice podataka 4 × VELIČINA, sabirnica se sastoji od četiri riječi VELIČINE.
• LSB je na krajnjem desnom položaju svake riječi.
• Krajnja desna riječ specificira prvu riječ koja izlazi za izlazne sabirnice i prvu riječ koja dolazi za ulazne sabirnice.

Povezane informacije
Ulazni put na stranici 5

Visoki i niski bitovi ulazne i izlazne sabirnice

Visoki i niski bitovi u ulaznim ili izlaznim signalima uključeni su u din i dout ulazne i izlazne sabirnice.

Ulazna sabirnica

Za din sabirnicu, ako su data_h i data_l visoki i niski bitovi, pri čemu je svaka širina data_width:

• data_h = din[(2 × data_width – 1):datain_width]
• data_l = din[(datain_width – 1):0]

Na primjerample, za din[7:0] = 8'b11001010:

• podaci_h = 4'b1100
• podatak_l = 4'b1010

Izlazna sabirnica

Za dout sabirnicu, ako su dataout_h i dataout_l visoki i niski bitovi, pri čemu je svaka širina dataout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

Na primjerample, za dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Signali podatkovnog sučelja i odgovarajući taktovi

Tablica 8. Signali podatkovnog sučelja i odgovarajući taktovi

Naziv signala	Konfiguracija parametara			Sat
	Način registracije	Pola stope	Odvojeni satovi
din	Jednostavan registar DDIO	Isključeno	Isključeno	ck
	DDIO	On	Isključeno	ck_hr
	Jednostavan registar DDIO	Isključeno	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Jednostavan registar DDIO	Isključeno	Isključeno	ck
	DDIO	On	Isključeno	ck_hr
	Jednostavan registar DDIO	Isključeno	On	ck_out
	DDIO	On	On	ck_hr_out
sclr set Svi signali padova	Jednostavan registar DDIO	Isključeno	Isključeno	ck
	DDIO	On	Isključeno	ck_fr
	Jednostavan registar DDIO	Isključeno	On	Ulazni put: ck_in Izlazni put: ck_out
	DDIO	On	On	Ulazni put: ck_fr_in Izlazni put: ck_fr_out

Provjera korištenja resursa i izvedbe dizajna

Možete se obratiti Intel Quartus Prime izvješćima o kompilaciji kako biste dobili pojedinosti o korištenju resursa i izvedbi vašeg dizajna.

1. Na izborniku kliknite Obrada ➤ Pokrenite kompilaciju za pokretanje pune kompilacije.
2. Nakon sastavljanja dizajna kliknite Obrada ➤ Izvješće o kompilaciji.
3. Korištenje Sadržaj, idite na Monter ➤ Odjeljak za resurse.
   a. Do view informacije o korištenju resursa, odaberite Sažetak korištenja resursa.
   b. Do view informacije o korištenju resursa, odaberite Korištenje resursa po subjektu.

GPIO Intel FPGA IP postavke parametara

Postavke parametara za GPIO IP jezgru možete postaviti u softveru Intel Quartus Prime. Postoje tri grupe opcija: General, Pufer, i Registri.

Tablica 9. GPIO IP parametri jezgre – općenito

Parametar	Stanje	Dopuštene vrijednosti	Opis
Data Direction	—	Ulazni Izlaz  Bidir	Određuje smjer podataka za GPIO.
Širina podataka	—	1 do 128	Određuje širinu podataka.
Koristite naslijeđena imena priključaka najviše razine	—	On Isključeno	Koristite iste nazive priključaka kao u uređajima Stratix V, Arria V i Cyclone V. Na primjerample, dout postaje dataout_h i dataout_l, a din postaje datain_h i datain_l. Napomena: Ponašanje ovih priključaka razlikuje se od onoga u uređajima Stratix V, Arria V i Cyclone V. Za smjernice o migraciji pogledajte povezane informacije.

Tablica 10. GPIO IP parametri jezgre – međuspremnik

Parametar	Stanje	Dopuštene vrijednosti	Opis
Koristite diferencijalni međuspremnik	—	On  Isključeno	Ako je uključeno, omogućuje diferencijalne I/O međuspremnike.
Koristi pseudo diferencijalni međuspremnik	Smjer podataka = izlaz Koristi diferencijalni međuspremnik = Uključeno	On  Isključeno	Ako je uključeno u načinu izlaza, omogućuje pseudo diferencijalne izlazne međuspremnike. Ova se opcija automatski uključuje za dvosmjerni način rada ako je uključite Koristite diferencijalni međuspremnik.
Koristite sklop za zadržavanje sabirnice	Smjer podataka = Unos ili Bidir Koristi diferencijalni međuspremnik = Isključeno	On  Isključeno	Ako je uključen, strujni krug za zadržavanje sabirnice može slabo zadržati signal na I/O pinu u njegovom posljednjem upravljanom stanju gdje će stanje izlaznog međuspremnika biti 1 ili 0, ali ne i visoka impedancija.
Koristite izlaz otvorenog odvoda	Smjer podataka = Izlaz ili Bidir Koristi diferencijalni međuspremnik = Isključeno	On  Isključeno	Ako je uključen, izlaz otvorenog odvoda omogućuje uređaju da pruži upravljačke signale na razini sustava kao što su signali za prekid i omogućeno pisanje koje može potvrditi više uređaja u vašem sustavu.
Omogući ulaz za omogućivanje izlaza	Smjer podataka = izlaz	On  Isključeno	Ako je uključeno, omogućuje korisnički unos u OE priključak. Ova se opcija automatski uključuje za dvosmjerni način rada.
Omogući priključke serijskog završetka/paralelnog završetka	—	On  Isključeno	Ako je uključeno, omogućuje serijski i paralelni kontrolni priključak izlaznog međuspremnika.

Tablica 11. GPIO IP parametri jezgre – registri

Parametar	Stanje	Dopuštene vrijednosti	Opis
Način registracije	—	Nijedan  Jednostavan registar  DDIO	Određuje način registracije za GPIO IP jezgru: Nijedan— specificira jednostavnu žičanu vezu od/na međuspremnik. Jednostavan registar— specificira da se DDIO koristi kao jednostavan registar u načinu rada s jednom brzinom podataka (SDR). Monter može upakirati ovaj registar u I/O. DDIO— navodi da IP jezgra koristi DDIO.
Omogući sinkroni čisti / unaprijed postavljeni priključak	Način registracije = DDIO	Nijedan  Jasan  Unaprijed postavljeno	Određuje kako implementirati port za sinkrono resetiranje. Nijedan— Onemogućuje sinkroni port za resetiranje. Jasan—Omogućuje SCLR priključak za sinkrono brisanje. Unaprijed postavljeno— Omogućuje SSET priključak za sinkroni unaprijed postavljeni.
Omogući asinkroni čisti / unaprijed postavljeni priključak	Način registracije = DDIO	Nijedan  Jasan  Unaprijed postavljeno	Određuje kako implementirati asinkroni port za resetiranje. Nijedan— Onemogućuje asinkroni port za resetiranje. Jasan—Omogućuje ACLR priključak za asinkrono brisanje. Unaprijed postavljeno—Omogućuje ASET port za asinkrone unaprijed postavljene postavke. ACLR i ASET signali su aktivni visoki.
Omogući priključke za uključivanje sata	Način registracije = DDIO	On  Isključeno	On—izlaže priključak za uključivanje sata (CKE) kako bi vam omogućio kontrolu kada se podaci unose ili izlaze. Ovaj signal sprječava prolazak podataka bez vaše kontrole. Isključeno— port za uključivanje sata nije izložen i podaci uvijek automatski prolaze kroz registar.
Half Rate logika	Način registracije = DDIO	On  Isključeno	Ako je uključeno, omogućuje DDIO s pola brzine.
Odvojeni ulazni / izlazni satovi	Smjer podataka = Bidir  Način registracije = Jednostavni registar ili DDIO	On  Isključeno	Ako je uključeno, omogućuje zasebne satove (CK_IN i CK_OUT) za ulazne i izlazne staze u dvosmjernom načinu rada.

Povezane informacije

• Visoki i niski bitovi ulazne i izlazne sabirnice na stranici 12
• Smjernica: Zamijenite portove datain_h i datain_l u Migriranom IP-u na stranici 23

Registrirajte pakiranje

GPIO IP jezgra omogućuje vam pakiranje registra u periferiju kako biste uštedjeli područje i korištenje resursa.

Možete konfigurirati DDIO pune brzine na ulaznom i izlaznom putu kao flip flop. Da biste to učinili, dodajte .qsf dodjele navedene u ovoj tablici.

Tablica 12. Registrirajte QSF dodjele pakiranja

Put	QSF Zadatak
Pakiranje ulaznog registra	QSF dodjela set_instance_assignment -name FAST_INPUT_REGISTER ON -to
Pakiranje izlaznog registra	set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to
Pakiranje registara za omogućavanje izlaza	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to

Napomena: Ova dodjela ne jamči pakiranje registra. Međutim, ti zadaci omogućuju monteru da pronađe legalno mjesto. Inače, Monter drži japanku u jezgri.

GPIO Intel FPGA IP timing

Performanse GPIO IP jezgre ovise o I/O ograničenjima i fazama takta. Za provjeru vremena za vašu GPIO konfiguraciju, Intel preporučuje da koristite Timing Analyzer.

Povezane informacije
Intel Quartus Prime vremenski analizator

Komponente vremena

Komponente GPIO IP jezgre za mjerenje vremena sastoje se od tri staze.

• Putovi I/O sučelja—od FPGA do vanjskih prijemnih uređaja i od vanjskih odašiljačkih uređaja do FPGA.
• Staze sučelja jezgre podataka i takta—od I/O do jezgre i od jezgre do I/O.
• Prijenosne staze—od DDIO polovične brzine do DDIO pune brzine i od DDIO pune brzine do DDIO polovične brzine.

Napomena: Timing Analyzer tretira put unutar DDIO_IN i DDIO_OUT blokova kao crne kutije.

Slika 10. Komponente vremena ulaznog puta

Slika 11. Komponente vremena izlaznog puta

Slika 12. Komponente vremenskog usmjeravanja staze za omogućavanje izlaza

Elementi odgode

Softver Intel Quartus Prime ne postavlja automatski elemente odgode kako bi se maksimizirao zastoj u I/O vremenskoj analizi. Da biste zatvorili tajming ili povećali zastoj, ručno postavite elemente odgode u postavkama Intel Quartus Prime file (.qsf).

Tablica 13. Elementi odgode .qsf dodjele

Navedite ove dodjele u .qsf da biste pristupili elementima kašnjenja.

Element odgode	.qsf Dodjela
Element odgode ulaza	set_instance_assignment to -naziv INPUT_DELAY_CHAIN ​​<0..63>
Element izlazne odgode	set_instance_assignment to -naziv OUTPUT_DELAY_CHAIN ​​<0..15>
Element odgode omogućavanja izlaza	set_instance_assignment to -naziv OE_DELAY_CHAIN ​​<0..15>

Vremenska analiza

Softver Intel Quartus Prime ne generira automatski SDC vremenska ograničenja za GPIO IP jezgru. Morate ručno unijeti vremenska ograničenja.

Slijedite smjernice o vremenu i nprampkako bi se osiguralo da Timing Analyzer ispravno analizira I/O tajming.

• Da biste izvršili ispravnu analizu vremena za staze I/O sučelja, odredite ograničenja na razini sustava za pinove podataka u odnosu na pin sistemskog sata u .sdc file.
• Da biste izvršili ispravnu analizu vremena za staze jezgre sučelja, definirajte ove postavke sata u .sdc file:
  — Sat prema glavnim registrima
  — Takt prema I/O registrima za jednostavni registar i DDIO modove

Povezane informacije
AN 433: Ograničenje i analiza izvorno-sinkronih sučelja
Opisuje tehnike za ograničavanje i analizu izvorno-sinkronih sučelja.

Pojedinačni ulazni registar brzine podataka

Slika 13. Pojedinačni ulazni registar brzine podataka

Tablica 14. Pojedinačni ulazni registar brzine podataka .sdc naredba Examples

Naredba	Zapovjedni prample	Opis
stvoriti_sat	create_clock -name sdr_in_clk -razdoblje “100 MHz” sdr_in_clk	Stvara postavku sata za ulazni sat.
postaviti_odgodu_unosa	set_input_delay -clock sdr_in_clk 0.15 sdr_u_podacima	Naređuje vremenskom analizatoru da analizira vremenski raspored ulaza/izlaza s ulaznom odgodom od 0.15 ns.

Full-Rate ili Half-Rate DDIO ulazni registar

Ulazna strana DDIO ulaznih registara pune i polubrzine je ista. Možete pravilno ograničiti sustav korištenjem virtualnog sata za modeliranje odašiljača izvan čipa na FPGA.

Slika 14. DDIO ulazni registar pune ili pola brzine

Tablica 15. DDIO ulazni registar pune ili pola brzine .sdc Naredba Examples

Naredba	Zapovjedni prample	Opis
stvoriti_sat	create_clock -naziv virtualnog_sata -period “200 MHz” stvoriti_sat -naziv ddio_in_clk -perioda “200 MHz” ddio_in_clk	Napravite postavke sata za virtualni sat i DDIO sat.
postaviti_odgodu_unosa	set_input_delay -sat virtualni_sat 0.25 ddio_u_podacima set_input_delay -dodaj_odgodu -pad_sata -sat virtualni_sat 0.25 ddio_u_podacima	Uputite vremenski analizator da analizira pozitivnu i negativnu ivicu takta prijenosa. Obratite pažnju na -add_delay u drugoj naredbi set_input_delay.
postavi_lažni_put	set_false_path -fall_from virtualni_sat -uspon_na ddio_in_clk postaviti_lažni_put -uspon_iz virtualni_sat -pasti_na ddio_in_clk	Dajte uputu vremenskom analizatoru da zanemari pozitivni brid takta prema registru pokrenutom negativnim rubom i negativni rub takta prema registru pokrenutom pozitivnom bridom. Napomena: frekvencija ck_hr mora biti pola frekvencije ck_fr. Ako I/O PLL pokreće taktove, možete razmotriti korištenje naredbe derive_pll_clocks .sdc.

Izlazni registar s jednom brzinom podataka

Slika 15. Pojedinačni izlazni registar brzine podataka

Tablica 16. Izlazni registar pojedinačne brzine prijenosa podataka .sdc naredba Examples

Naredba	Zapovjedni prample	Opis
create_clock i create_generated_clock	create_clock -name sdr_out_clk -period “100 MHz” sdr_out_clk stvoriti_generirani_sat -izvor sdr_out_clk -naziv sdr_out_outclk sdr_out_outclk	Generirajte izvorni takt i izlazni takt za prijenos.
postaviti_kašnjenje_izlaza	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	Naređuje vremenskom analizatoru da analizira izlazne podatke za prijenos u odnosu na izlazni takt za prijenos.

DDIO izlazni registar pune ili pola brzine

Izlazna strana DDIO izlaznih registara pune i polubrzine je ista.

Tablica 17. DDIO izlazni registar .sdc naredba Npramples

Naredba	Zapovjedni prample	Opis
create_clock i create_generated_clock	create_clock -name ddio_out_fr_clk -perioda “200 MHz” ddio_out_fr_clk stvoriti_generirani_sat -izvor ddio_out_fr_clk -ime ddio_out_fr_outclk ddio_out_fr_outclk	Generirajte taktove za DDIO i satove za prijenos.
postaviti_kašnjenje_izlaza	set_output_delay -takt ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -dodaj_odgodu -pad_sata -sat ddio_out_fr_outclk 0.55 ddio_out_fr_data	Uputite vremenski analizator da analizira pozitivne i negativne podatke u odnosu na izlazni takt.
postavi_lažni_put	postaviti_lažni_put -uspon_iz ddio_out_fr_clk -pasti_na ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -uspon_to ddio_out_fr_outclk	Naložite vremenskom analizatoru da zanemari rastući rub izvornog takta u odnosu na padajući rub izlaznog takta i padajući rub izvornog takta u odnosu na uzlazni rub izlaznog takta

Smjernice za vrijeme zatvaranja

Za GPIO ulazne registre, ulazni I/O prijenos vjerojatno neće uspjeti ispuniti vrijeme zadržavanja ako ne postavite lanac ulaznog kašnjenja. Ovaj kvar je uzrokovan time što je kašnjenje sata veće od kašnjenja podataka.

Kako biste zadovoljili vrijeme zadržavanja, dodajte kašnjenje putu ulaznih podataka pomoću lanca ulaznog kašnjenja. Općenito, lanac ulaznog kašnjenja je oko 60 ps po koraku na stupnju brzine 1. Da biste dobili približnu postavku ulaznog lanca kašnjenja za prolaz vremena, podijelite negativno zadržavanje s 60 ps.

Međutim, ako I/O PLL pokreće taktove GPIO ulaznih registara (jednostavni registar ili DDIO način rada), možete postaviti način kompenzacije na sinkroni način izvora. Monter će pokušati konfigurirati I/O PLL za bolju postavku i zadržati opuštenost za analizu ulaznog I/O vremena.

Za GPIO izlaz i registre za omogućavanje izlaza, možete dodati kašnjenje izlaznim podacima i taktu pomoću lanaca kašnjenja za izlaz i omogućavanje izlaza.

• Ako primijetite kršenje vremena postavljanja, možete povećati postavku lanca kašnjenja izlaznog takta.
• Ako uočite kršenje vremena zadržavanja, možete povećati postavku lanca kašnjenja izlaznih podataka.

GPIO Intel FPGA IP dizajn Examples

GPIO IP jezgra može generirati dizajn nprampdatoteke koje odgovaraju vašoj IP konfiguraciji u uređivaču parametara. Možete koristiti ovaj dizajn nprampdatoteke kao reference za instanciranje IP jezgre i očekivanog ponašanja u simulacijama.

Dizajn možete generirati nprampdatoteke iz GPIO IP uređivača osnovnih parametara. Nakon što postavite željene parametre, kliknite Generiraj Example Dizajn. IP jezgra generira dizajn example izvor files u direktoriju koji navedete.

Slika 16. Izvor Files u generiranom dizajnu Example Imenik

Napomena: .qsys files su za internu upotrebu tijekom projektiranja nprample generacije. Ne možete uređivati ​​ove .qsys files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

Dizajn koji se može sintetizirati nprample je sustav Platform Designer spreman za kompilaciju koji možete uključiti u Intel Quartus Prime projekt.

Generiranje i korištenje dizajna Example

Za generiranje Intel Quartus Prime dizajna koji se može sintetizirati nprample iz izvora files, pokrenite sljedeću naredbu u dizajnu exampdirektorij datoteka:

quartus_sh -t make_qii_design.tcl

Da biste odredili točan uređaj za korištenje, pokrenite sljedeću naredbu:

quartus_sh -t make_qii_design.tcl [naziv_uređaja]

TCL skripta stvara qii direktorij koji sadrži projekt ed_synth.qpf file. Ovaj projekt možete otvoriti i kompajlirati u softveru Intel Quartus Prime.

Dizajn simulacije GPIO IP Core Example

Dizajn simulacije nprample koristi vaše postavke osnovnih parametara GPIO IP za izgradnju IP instance povezane s drajverom za simulaciju. Vozač generira nasumični promet i interno provjerava zakonitost odlaznih podataka.

Korištenje dizajna prample, možete pokrenuti simulaciju pomoću jedne naredbe, ovisno o simulatoru koji koristite. Simulacija pokazuje kako možete koristiti GPIO IP jezgru.

Generiranje i korištenje dizajna Example

Za generiranje dizajna simulacije nprample iz izvora files za Verilog simulator, pokrenite sljedeću naredbu u dizajnu nprampdirektorij datoteka:

quartus_sh -t make_sim_design.tcl

Za generiranje dizajna simulacije nprample iz izvora files za VHDL simulator, pokrenite sljedeću naredbu u dizajnu nprampdirektorij datoteka:

quartus_sh -t make_sim_design.tcl VHDL

TCL skripta stvara sim direktorij koji sadrži poddirektorije—po jedan za svaki podržani alat za simulaciju. Možete pronaći skripte za svaki alat za simulaciju u odgovarajućim direktorijima.

Tijek IP migracije za Arria V, Cyclone V i Stratix V uređaje

Tijek IP migracije omogućuje vam migraciju ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR i ALTIOBUF IP jezgri Arria V, Cyclone V i Stratix V uređaja na GPIO IP jezgru Intel Arria 10 i Intel Cyclone 10 GX uređaja.

Ovaj tok IP migracije konfigurira GPIO IP jezgru da odgovara postavkama ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR i ALTIOBUF IP jezgri, omogućujući vam da regenerirate IP jezgru.

Napomena: neke IP jezgre podržavaju tok IP migracije samo u određenim načinima. Ako je vaša IP jezgra u načinu rada koji nije podržan, možda ćete morati pokrenuti uređivač IP parametara za GPIO IP jezgru i ručno konfigurirati IP jezgru.

Migracija vaših ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR i ALTIOBUF IP jezgri

Za migraciju vaših ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR i ALTIOBUF IP jezgri na GPIO Intel FPGA IP IP jezgru, slijedite ove korake:

1. Otvorite svoju ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ili ALTIOBUF IP jezgru u uređivaču IP parametara.
2. u Trenutačno odabrana obitelj uređaja, odaberite Intel Arria 10 or Intel Cyclone 10 GX.
3. Klik Završiti da biste otvorili uređivač GPIO IP parametara.
   Uređivač IP parametara konfigurira GPIO IP jezgrene postavke slične ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ili ALTIOBUF jezgrenim postavkama.
4. Ako između to dvoje postoje nekompatibilne postavke, odaberite nove podržane postavke.
5. Klik Završiti za regeneraciju IP jezgre.
6. Zamijenite svoju ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ili ALTIOBUF IP jezgru u RTL-u s GPIO IP jezgrom.

Napomena: GPIO IP nazivi jezgrenih priključaka možda neće odgovarati nazivima ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ili ALTIOBUF IP jezgrenih priključaka. Stoga jednostavno mijenjanje naziva jezgre IP-a u instanciji možda neće biti dovoljno.

Povezane informacije
Visoki i niski bitovi ulazne i izlazne sabirnice na stranici 12

Smjernica: Zamijenite portove data_h i data_l u migriranom IP-u

Kada preselite svoj GPIO IP s prethodnih uređaja na GPIO IP jezgru, možete uključiti Koristite naslijeđena imena priključaka najviše razine opciju u uređivaču osnovnih parametara GPIO IP-a. Međutim, ponašanje ovih priključaka u GPIO IP jezgri drugačije je nego u IP jezgrama koje se koriste za uređaje Stratix V, Arria V i Cyclone V.

GPIO IP jezgra pokreće ove priključke u izlazne registre na ovim rubovima takta:

• data_h—na rastućem rubu outclocka
• data_l—na padajućem rubu outclocka

Ako ste migrirali svoj GPIO IP sa Stratix V, Arria V i Cyclone V uređaja, zamijenite portove datain_h i datain_l kada instancirate IP koji generira GPIO IP jezgra.

Povezane informacije
Visoki i niski bitovi ulazne i izlazne sabirnice na stranici 12

Arhiva korisničkog vodiča za GPIO Intel FPGA IP

IP verzije su iste kao i verzije softvera Intel Quartus Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP jezgre imaju novu shemu određivanja IP verzija.

Ako verzija IP jezgre nije navedena, primjenjuje se korisnički priručnik za prethodnu verziju IP jezgre.

IP Core verzija	Upute za korištenje
20.0.0	GPIO Intel FPGA IP korisnički vodič: uređaji Intel Arria 10 i Intel Cyclone 10 GX
19.3.0	GPIO Intel FPGA IP korisnički vodič: uređaji Intel Arria 10 i Intel Cyclone 10 GX
19.3.0	GPIO Intel FPGA IP korisnički vodič: uređaji Intel Arria 10 i Intel Cyclone 10 GX
18.1	GPIO Intel FPGA IP korisnički vodič: uređaji Intel Arria 10 i Intel Cyclone 10 GX
18.0	GPIO Intel FPGA IP korisnički vodič: uređaji Intel Arria 10 i Intel Cyclone 10 GX
17.1	Korisnički priručnik za Intel FPGA GPIO IP Core
17.0	Altera GPIO IP Core korisnički priručnik
16.1	Altera GPIO IP Core korisnički priručnik
16.0	Altera GPIO IP Core korisnički priručnik
14.1	Altera GPIO Megafunction Korisnički priručnik
13.1	Altera GPIO Megafunction Korisnički priručnik

Povijest revizija dokumenta za GPIO Intel FPGA IP korisnički vodič: Intel Arria 10 i Intel Cyclone 10 GX uređaji

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2021.07.15	21.2	20.0.0	Ažuriran je dijagram koji prikazuje pojednostavljeno view jednostranog GPIO ulaznog puta za ažuriranje dout[0] u dout[3] i dout[3] u dout[0].
2021.03.29	21.1	20.0.0	Broj verzije GPIO IP-a ažuriran na 20.0.0.
2021.03.12	20.4	19.3.0	Ažurirane su smjernice za migraciju IP-a kako bi se odredilo da GPIO IP pokreće datain_h na rastućem rubu i datain_l na padajućem rubu.
2019.10.01	19.3	19.3.0	Ispravljena tipografska pogreška u .qsf kodovima dodjele u temi o elementima kašnjenja.
2019.03.04	18.1	18.1	U temama o ulaznoj stazi i stazama za omogućavanje izlaza i izlaza: Ispravljene su bilješke u temama kako bi se navelo da GPIO Intel FPGA IP ne podržava dinamičku kalibraciju dvosmjernih pinova. Dodane veze na PHY Lite za paralelna sučelja Intel FPGA IP Core korisnički vodič: Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX uređaji za više informacija o aplikacijama koje zahtijevaju dinamičku kalibraciju za dvosmjerne pinove.
2018.08.28	18.0	18.0	Prenaslovljen je dokument iz korisničkog vodiča Intel FPGA GPIO IP Core u GPIO Intel FPGA IP korisnički vodič: uređaji Intel Arria 10 i Intel Cyclone 10 GX. Dodana poveznica na korisnički vodič za Intel Stratix 10 GPIO IP.  Preimenovan je IP iz "Intel FPGA GPIO" u "GPIO Intel FPGA IP".  Ispravljene instance “clk_fr” i “clk_hr” u “ck_fr” i “ck_hr”.  Ažurirani su dijagrami GPIO IP ulaznog puta i izlaznog puta kako bi se prikazali stvarni nazivi IP signala jezgre.

Datum	Verzija	Promjene
studeni 2017	2017.11.06	Dodana podrška za Intel Cyclone 10 GX uređaje. Ažurirani su nazivi signala u slikama kako bi odgovarali nazivima signala u GPIO IP jezgri. Dodan je valni oblik izlaznog puta. Preimenovano u "Altera GPIO IP jezgra" u "Intel FPGA GPIO IP jezgra". Preimenovano u "Altera IOPLL IP jezgra" u "Intel FPGA IOPLL IP jezgra". Preimenovano u "TimeQuest Timing Analyzer" u "Timing Analyzer". Preimenovano u "Qsys" u "Platform Designer". Pojašnjeno je da su signali ASET i ACLR aktivni visoki.
svibnja 2017	2017.05.08	Ažurirana je tablica s popisom parametara GPIO međuspremnika kako bi se specificirali uvjeti za Koristite sklop za zadržavanje sabirnice opcija parametra. Preimenovan u Intel.
listopada 2016	2016.10.31	Ažuriran valni oblik ulaznog puta. Dodana je tema koja opisuje visoke i niske bitove u din i dout sabirnicama.
kolovoza 2016	2016.08.05	Dodane bilješke o podršci za dinamički OCT u GPIO IP jezgri. Ažurirana je tema o postavkama parametara radi poboljšanja točnosti i jasnoće. Ažuriran odjeljak o generiranju dizajna prample. Dodana je tema smjernica o ponašanju naslijeđenih portova kada migrirate na GPIO IP jezgru sa Stratix V, Arria V i Cyclone V uređaja. Prepisao i restrukturirao dokument kako bi se poboljšala jasnoća i lakše snalaženje. Promijenjene instance Quartusa II u Quartus Prime.
kolovoza 2014	2014.08.18	Dodane informacije o vremenu. Dodane informacije o pakiranju registra. Dodano Koristite naslijeđena imena priključaka najviše razine parametar. Ovo je novi parametar. Dodane informacije o pakiranju registra. Zamijenjen je izraz megafunkcija s IP jezgrom.
studeni 2013	2013.11.29	Početno izdanje.

Pošaljite povratne informacije

GPIO Intel FPGA IP korisnički vodič: uređaji Intel Arria 10 i Intel Cyclone 10 GX

Dokumenti / Resursi

intel GPIO Intel FPGA IP [pdf] Korisnički priručnik GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Reference

• korisnički priručnik